Dedizierte massiv parallele Systeme

Eigenmittelfinanziertes Projekt


Details zum Projekt

Projektleiter/in:
PD Dr.-Ing. Frank Hannig

Projektbeteiligte:
Dr.-Ing. Alexandru-Petru Tanase
Michael Witterauf

Beteiligte FAU-Organisationseinheiten:
Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design)
Sonderforschungsbereich/Transregio 89 Invasives Rechnen

Akronym: PARO
Projektstart: 03.01.2000


Abstract (fachliche Beschreibung):


In diesem Projekt mit dem Namen PARO werden Verfahren zum Entwurf von feinkörnigen massiv parallelen VLSI Schaltungen untersucht. Eine Teilklasse dieser Architekturen ist unter dem Namen systolischer Felder bekannt. Obwohl diese Rechner keine eigenständigen Rechner darstellen, spielen sie - eingesetzt als Coprozessoren - eine wichtige Rolle in Systemen, die ein hohes Maß an Dediziertheit und Rechenleistung erfordern. Der Entwurf und die Integration dieser Komponenten in größere Systeme macht die Implementierung und Anwendung spezieller Entwurfsverfahren notwendig, die den Entwurf vom Algorithmus bis zur Schaltung automatisiert.


Publikationen
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Tanase, A.-P., Witterauf, M., Teich, J., & Hannig, F. (2017). Symbolic Multi-Level Loop Mapping of Loop Programs for Massively Parallel Processor Arrays. ACM Transactions on Embedded Computing Systems, 17(2), 31:1-31:27. https://dx.doi.org/10.1145/3092952
Bhadouria, V.S., Tanase, A.-P., Schmid, M., Hannig, F., Teich, J., & Ghoshal, D. (2016). A Novel Image Impulse Noise Removal Algorithm Optimized for Hardware Accelerators. Journal of Signal Processing Systems, 89(2), 225-242. https://dx.doi.org/10.1007/s11265-016-1187-5
Hannig, F. (2016). A Quick Tour of High-Level Synthesis Solutions for FPGAs. In Dirk Koch, Frank Hannig, and Daniel Ziener (Eds.), FPGAs for Software Programmers Springer.
Koch, D., Hannig, F., & Ziener, D. (Eds.) (2016). FPGAs for Software Programmers. Springer.
Tanase, A.-P., Witterauf, M., Sousa, É., Lari, V., Hannig, F., & Teich, J. (2016). LoopInvader: A Compiler for Tightly Coupled Processor Arrays. In Tool presentation at the University Booth. Dresden, DE.
Witterauf, M., Tanase, A.-P., Hannig, F., & Teich, J. (2016). Modulo Scheduling of Symbolically Tiled Loops for Tightly Coupled Processor Arrays. In Proceedings of the 27th IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP). London, GB.
Lari, V., Tanase, A.-P., Teich, J., Witterauf, M., Khosravi, F., Hannig, F., & Meyer, B. (2015). A co-design approach for fault-tolerant loop execution on Coarse-Grained Reconfigurable Arrays. In Proceedings of the 2015 NASA/ESA Conference on Adaptive Hardware and Systems (pp. 1-8). Montreal, CA: Institute of Electrical and Electronics Engineers Inc..
Witterauf, M., Tanase, A.-P., Teich, J., Lari, V., Zwinkau, A., & Snelting, G. (2015). Adaptive fault tolerance through invasive computing. In Proceedings of the 2015 NASA/ESA Conference on Adaptive Hardware and Systems (pp. 1-8). Montreal, CA: Institute of Electrical and Electronics Engineers Inc..
Tanase, A.-P., Witterauf, M., Teich, J., Hannig, F., & Lari, V. (2015). On-demand fault-tolerant loop processing on massively parallel processor arrays. In In Proceedings of the 26th IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP) (pp. 194-201). Toronto, CA: Institute of Electrical and Electronics Engineers Inc..
Hannig, F., Koch, D., & Ziener, D. (Eds.) (2015). Proceedings of the Second International Workshop on FPGAs for Software Programmers (FSP 2015). .

Zuletzt aktualisiert 2018-16-08 um 11:00