Functionalization of the Tunnel Effect for Novel Power Transistor Concepts.
Internally funded project
Start date : 01.09.2021
Project details
Short description
Das Forschungsthema wird im Rahmen eines LEB-Promotionsvorhabens bearbeitet.
Seit mittlerweile mehr als einem Jahrzehnt werden Tunnel-Feldeffekt-Transistoren (TFET) als möglicher Ersatz für den herkömmlichen Metall-Oxid-Halbleiter Feldeffekt-Transistor (MOSFET) in Logikschaltungen gehandelt [1–5], da dieses Bauteilkonzept potenziell energieeffizienter ist [4]. Insbesondere die geringere Schaltenergie ist auch in der Leitungselektronik mittlerweile von zentraler Bedeutung, da aktuelle Spannungswandler mit konstanter Ausgangsleistung immer kompakter werden [6] und die entsprechend schrumpfenden Energiespeicher-Bauelemente eine immer höhere Schaltfrequenz notwendig machen. Bei immer höheren Schaltfrequenzen übersteigen die dynamischen Verluste im Umschaltvorgang der Transistoren die statischen Verluste im leitenden Zustand, was sich in einem Abfallen der Effizienz eines Spannungswandlers bei hohen Frequenzen bemerkbar macht [7]. Ziel der Arbeit ist es, den Leistungs-TFET in verschiedenen für die Leistungselektronik interessanten Materialsystemen herzustellen, zu erproben und gegen herkömmliche Leistungsschalter zu vergleichen. Dazu muss ein Grundlegendes Verständnis der Tunnelpfade innerhalb der Bandstruktur der verwendeten Materialien erarbeitet und auf dieser Basis Bauelemente designt und hergestellt werden. Darüber hinaus sollen die Bauelemente dann in typischen Schaltungen erprobt werden, um ihre Anwendbarkeit zu zeigen.
Quellen
[1] IEEE, “International Roadmap for Devices 2021: Beyond CMOS,” in Proceedings of the 2021 International Symposium on Roadmapping Devices and Systems. Accessed: Jun. 29 2022. [Online]. Available: https://irds.ieee.org/editions/2021
[2] J. Knoch, S. Mantl, and J. Appenzeller, “Impact of the dimensionality on the performance of tunneling FETs: Bulk versus one-dimensional devices,” Solid-State Electronics, vol. 51, no. 4, pp. 572–578, 2007, doi: 10.1016/j.sse.2007.02.001 [Show in Citavi] .
[3] D. Haehnel, I. A. Fischer, A. Hornung, A.-C. Koellner, and J. Schulze, “Tuning the Ge(Sn) Tunneling FET: Influence of Drain Doping, Short Channel, and Sn Content,” IEEE Trans. Electron Devices, vol. 62, no. 1, pp. 36–43, 2015, doi: 10.1109/TED.2014.2371065 [Show in Citavi] .
[4] M. T. Bohr and I. A. Young, “CMOS Scaling Trends and Beyond,” IEEE Micro, vol. 37, no. 6, pp. 20–29, 2017, doi: 10.1109/MM.2017.4241347 [Show in Citavi] .
[5] K. K. Bhuwalka, J. Schulze, and I. Eisele, “A Simulation Approach to Optimize the Electrical Parameters of a Vertical Tunnel FET,” IEEE Trans. Electron Devices, vol. 52, no. 7, pp. 1541–1547, 2005, doi: 10.1109/TED.2005.850618 [Show in Citavi] .
[6] J. Morroni and P. Shenoy, Understanding the Trade-offs and Technologies to Increase Power Density. [Online]. Available: https://www.ti.com/lit/wp/slyy193/slyy193.pdf (accessed: Jun. 22 2022).
Scientific Abstract
Abstract (fachliche Beschreibung), intern |
Funktionalisierung des Tunneleffekts für neuartige Leistungstransistorkonzepte
