Modeling of Interconnection Networks in Massively Parallel Processor Architectures

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Details zur Publikation

Autor(en): Kupriyanov O, Hannig F, Kissler D, Teich J, Lallet J, Sentieys O, Pillement S
Titel Sammelwerk: Technical Report 05-2006
Jahr der Veröffentlichung: 2006


FAU-Autoren / FAU-Herausgeber

Hannig, Frank PD Dr.-Ing.
Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design)
Teich, Jürgen Prof. Dr.-Ing.
Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design)


Autor(en) der externen Einrichtung(en)
Université de Rennes 1 / University of Rennes 1


Zitierweisen

APA:
Kupriyanov, O., Hannig, F., Kissler, D., Teich, J., Lallet, J., Sentieys, O., & Pillement, S. (2006). Modeling of Interconnection Networks in Massively Parallel Processor Architectures.

MLA:
Kupriyanov, Olexiy, et al. Modeling of Interconnection Networks in Massively Parallel Processor Architectures. 2006.

BibTeX: 

Zuletzt aktualisiert 2018-10-08 um 06:08