DFG SFB/Transregio 89 "Invasives Rechnen"

Drittmittelfinanzierte Gruppenförderung - Gesamtprojekt


Details zum Projekt

Projektleiter/in:
Prof. Dr.-Ing. Jürgen Teich

Projektbeteiligte:
Prof. Dr.-Ing. Jürgen Teich
Prof. Dr.-Ing. Wolfgang Schröder-Preikschat
Dr.-Ing. Jürgen Kleinöder
Prof. Dr.-Ing. Felix Freiling
Dr.-Ing. Stefan Wildermann
PD Dr.-Ing. Frank Hannig
Tobias Schwarzer
Behnaz Pourmohseni
Marcel Brand
Michael Witterauf
Sascha Roloff
Dr. Sandra Mattauch
Stefanie Kugler
Dr.-Ing. Alexandru-Petru Tanase
Vahid Lari
Srinivas Boppu
Prof. Dr.-Ing. Michael Glaß

Beteiligte FAU-Organisationseinheiten:
Juniorprofessur für Informatik
Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design)
Lehrstuhl für Informatik 1 (IT-Sicherheitsinfrastrukturen)
Lehrstuhl für Informatik 4 (Verteilte Systeme und Betriebssysteme)
Sonderforschungsbereich/Transregio 89 Invasives Rechnen

Mittelgeber: DFG / Sonderforschungsbereich / Transregio (SFB / TRR) (Deutsche Forschungsgemeinschaft (DFG))
Akronym: TRR 89
Projektstart: 01.07.2010
Projektende: 30.06.2022


Abstract (fachliche Beschreibung):

Invasives Rechnen bezeichnet ein neues Paradigma des Entwurfs und der Programmierung zukünftiger paralleler Rechensysteme. Das Grundprinzip besteht darin, parallelen Programmen die Fähigkeit zu verleihen, eine gewünschte oder benötigte Anzahl an Ressourcen dynamisch anzufragen und im Normalfall zur exklusiven weiteren Nutzung bereitgestellt zu bekommen. Nach paralleler Abarbeitung werden diese in einer als Rückzug bezeichneten Phase wieder freigegeben. Um diese neue Art der selbstadaptiven und ressourcengewahren Programmierung auf zukünftigen MPSoCs (engl. Multi-Processor-System-on-a-Chip) zu ermöglichen, mussten Programmier- und Sprachkonzepte sowie Übersetzer- und Laufzeit- bzw. Betriebssystemkonzepte überdacht und teilweise von Grund auf neu entwickelt werden. Im gleichen Maß wurden neue Prozessorarchitekturen entwickelt, die eine effiziente Rekonfiguration von sowohl Prozessor-, Verbindungs- als auch Speicher-Ressourcen in effizienter Art und Weise erlauben.
Mission I: Grundprinzipien und Invasive Effizienz. Als erste Ergebnisse der Forschung konnten substantielle Verbesserungen der Auslastung und Effizienz paralleler Programme nachgewiesen werden.
Mission II: *-Vorhersagbarkeit.  Ein wahrhafter Juwel invasiven Rechnens liegt in der inhärenten Eigenschaft, Anwendungen gegeneinander zu isolieren (Vermeiden von Sharing). So lässt sich zeigen, dass invasive (selbst verteilt ausgeführte) Programme die Vorhersag-barkeit nichtfunktionaler Ausführungseigenschaften wie Ausführungszeit, Durchsatz, aber auch bestimmter Sicherheitseigenschaften herstellen bzw. deutlich steigern können. Heutige Plattformen unterstützen eine bedarfsgerechte Isolation von Anwendungsprogrammen in Raum oder Zeit wenig oder gar nicht. Durch Invasion werden Interferenzen hingegen bedarfsgerecht durch die exklusive Bereitstellung von Ressourcen weit reduziert bzw. aufgelöst. Unterstützt wird dies durch entwickelte Methoden zur partiellen Virtualisierung von Ressourcen, Techniken der Speicherrekonfiguration und invadierbare NoC-Strukturen.
Mission III: Beating Run-Time Uncertainties and Run-Time Requirement Enforcement.
Nicht nur Interferenzen zwischen Anwendungen durch das übliche Teilen von Ressourcen, wie Prozessoren, Caches und Bussen, vereiteln die Analyse von für den industriellen Einsatz akzeptablen Schranken. Oft ist aber auch die Variabilität nichtfunktionaler Eigenschaften nicht tolerabel. Leider hilft hier die Isolation allein nicht, verbleibende Unsicherheiten durch Eingabe (Problemgröße), Umgebung (z.B. Temperatur) und Maschinenzustand (z.B. Caches, Power-Management) zu reduzieren, wenn diese unabhängig arbeiten. Ziel der dritten Förderphase ist es daher, genau diese Lücke für den Einsatz von Multicore-Systemen im Milliarden schweren Markt eingebetteter und cyber-physikalischer IoT-Produkte zu schließen, da hier Anwendungsprogramme das Einhalten von Schranken an nichtfunktionale Eigenschaften erfordern. Untersucht werden daher Verfahren der Robustheitsanalyse sowie Verfahren zur automatischen Generierung von verifizierbaren sog. Enforcer-Modulen, die durch Korridore beschriebene Eigenschaften zur Laufzeit überwachen (RRM) und deren Einhaltung durchsetzen (RRE) sollen.
Mit dieser Forschung soll das letzte fehlende Bindeglied zwischen ressourcengewahrer Programmierung und gleichzeitiger Einhaltbarkeit programmspezifischer nichtfunktionaler Eigenschaften von parallelen Programmen auf Multicore-Systemen geschaffen werden.

Teilprojekte:

Grundlagen Invasiven Rechnens (A01)
Charakterisierung und Analyse Invasiver Algorithmen zur Entwurfszeit (A04)
Invasive eng gekoppelte Prozessorfelder (B02)
Autonome, selbst-optimierende Kommunikationsinfrastrukturen für eingebettete Mehrprozessor-Systeme (B05)
Invasives Laufzeitunterstützungssystem (iRTSS) (C01)
Simulation invasiver Anwendungen und invasiver Architekturen (C02)
Übersetzung und Code-Erzeugung für Invasive Programme (C03)
IT-Sicherheit bei invasivem Rechnen (C05)
Zentrale Dienste des SFB/Transregio und Öffentlichkeitsarbeit (Z01)
Validierung und Demonstrator (Z02)
Simulative Entwurfsraumexploration (C02)
Integration und Verbindung von eng gekoppelten Prozessorfeldern (T01)
Security in Invasive Computing Systems


Externe Partner

Karlsruhe Institute of Technology (KIT)
Technische Universität München (TUM)


Publikationen
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Maier, S., Hönig, T., Wägemann, P., & Schröder-Preikschat, W. (2019). Asynchronous Abstract Machines: Anti-noise system software for many-core processors. In ROSS 2019 - Proceedings of the 9th International Workshop on Runtime and Operating Systems for Supercomputers, co-located with HPDC 2019 (pp. 19-26). Phoenix, AZ, US: Association for Computing Machinery, Inc.
Mattauch, S., Lohmann, K., Hannig, F., Lohmann, D., & Teich, J. (2019). Detecting the Gender Gap in Computer Science — A Bibliometric Approach. Communications of the Acm.
Rheindt, S., Maier, S., Schmaus, F., Wild, T., Schröder-Preikschat, W., & Herkersdorf, A. (2019). SHARQ: Software-Defined Hardware-Managed Queues for Tile-Based Manycore Architectures. In Proceedings of the 19th International Conference on Embedded Computer Systems: Architectures, Modeling, and Simulation (SAMOS). Samos, GR: Springer-Verlag.
Sousa, É., Tanase, A.-P., Hannig, F., & Teich, J. (2017). A Reconfigurable Memory Architecture for System Integration of Coarse-Grained Reconfigurable Arrays. In Proceedings of the International Conference on ReConFigurable Computing and FPGA's (ReConFig). Cancun, Mexico, MX.
Brand, M., Hannig, F., Tanase, A.-P., & Teich, J. (2017, July). Efficiency in ILP Processing by Using Orthogonality. Poster presentation at The 28th Annual IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP 2017), Seattle, US.
Brand, M., Hannig, F., Tanase, A.-P., & Teich, J. (2017). Orthogonal Instruction Processing: An Alternative to Lightweight VLIW Processors. In 2017 IEEE 11th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (pp. 5-12). Korea University, Seoul, Korea, KR.
Khdr, H., Pagani, S., Rodrigues Sousa, E., Lari, V., Pathania, A., Hannig, F.,... Henkel, J. (2017). Power Density-Aware Resource Management for Heterogeneous Tiled Multicores. IEEE Transactions on Computers, 66(3), 488--501. https://dx.doi.org/10.1109/TC.2016.2595560
Pourmohseni, B., Wildermann, S., Glaß, M., & Teich, J. (2017). Predictable Run-Time Mapping Reconfiguration for Real-Time Applications on Many-Core Systems. In Proceedings of the 25th International Conference on Real-Time Networks and Systems (RTNS). Grenoble, FR.
Sousa, É., Chakraborty, A., Tanase, A.-P., Hannig, F., & Teich, J. (2017). TCPA Editor: A Design Automation Environment for a Class of Coarse-Grained Reconfigurable Arrays. Poster presentation at Demo Night at the IEEE International Conference on Reconfigurable Computing and FPGAs (ReConFig), Cancun, Mexico, MX.
Teich, J., Glaß, M., Roloff, S., Schröder-Preikschat, W., Snelting, G., Weichslgartner, A., & Wildermann, S. (2016). Language and Compilation of Parallel Programs for *-Predictable MPSoC Execution using Invasive Computing. In Proceedings of the 10th IEEE International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC-16) (pp. 313-320). Lyon, FR.

Zuletzt aktualisiert 2018-20-09 um 09:34