Invasive eng gekoppelte Prozessorfelder (B02)

Drittmittelfinanzierte Gruppenförderung - Teilprojekt

Details zum übergeordneten Gesamtprojekt

Titel des Gesamtprojektes: DFG SFB/Transregio 89 "Invasives Rechnen"

Sprecher/in des Gesamtprojekts:
Prof. Dr.-Ing. Jürgen Teich (Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design))


Details zum Projekt

Projektleiter/in:
Prof. Dr.-Ing. Jürgen Teich
PD Dr.-Ing. Frank Hannig

Projektbeteiligte:
Vahid Lari
Marcel Brand

Beteiligte FAU-Organisationseinheiten:
Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design)
Sonderforschungsbereich/Transregio 89 Invasives Rechnen

Mittelgeber: DFG / Sonderforschungsbereich / Transregio (SFB / TRR) (Deutsche Forschungsgemeinschaft (DFG))
Akronym: TRR 89
Projektstart: 01.07.2010
Projektende: 30.06.2022


Abstract (fachliche Beschreibung):

TCPAs erlauben eine zeitlich streng vorhersagbare und gleichzeitig energiesparende Ausfüh-rung paralleler Schleifenprogramme. Da aber Schleifengrenzen oft zur Übersetzerzeit unbekannt sind, werden neue Techniken benötigt zur (a) Selbst-invasion (Bestimmung von Claimgrößen zur Laufzeit), b) Selbstjustierung des Powermanagements sowie (c) zur Selbstauswahl von Redundanz zur Durchsetzung von Latenz- und anderer Vorgaben. Zur Erschließung neuer Anwendungsgebiete, sollen ferner (d) neue Fließpunktprozessoren (FloaTPCAs) mit (e) Instruktionen programmierbarer Latenz (bei approximierten Ergebnissen), entwickelt werden.


Publikationen

Sousa, É., Tanase, A.-P., Hannig, F., & Teich, J. (2017). A Reconfigurable Memory Architecture for System Integration of Coarse-Grained Reconfigurable Arrays. Cancun, Mexico, MX.
Brand, M., Hannig, F., Tanase, A.-P., & Teich, J. (2017, July). Efficiency in ILP Processing by Using Orthogonality. Poster presentation at The 28th Annual IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP 2017), Seattle, US.
Brand, M., Hannig, F., Tanase, A.-P., & Teich, J. (2017). Orthogonal Instruction Processing: An Alternative to Lightweight VLIW Processors. In 2017 IEEE 11th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (pp. 5-12). Korea University, Seoul, Korea, KR.
Khdr, H., Pagani, S., Rodrigues Sousa, E., Lari, V., Pathania, A., Hannig, F.,... Henkel, J. (2017). Power Density-Aware Resource Management for Heterogeneous Tiled Multicores. IEEE Transactions on Computers, 66(3), 488--501. https://dx.doi.org/10.1109/TC.2016.2595560
Tanase, A.-P., Witterauf, M., Teich, J., & Hannig, F. (2017). Symbolic Multi-Level Loop Mapping of Loop Programs for Massively Parallel Processor Arrays. ACM Transactions on Embedded Computing Systems, 17(2), 31:1-31:27. https://dx.doi.org/10.1145/3092952
Sousa, É., Chakraborty, A., Tanase, A.-P., Hannig, F., & Teich, J. (2017). TCPA Editor: A Design Automation Environment for a Class of Coarse-Grained Reconfigurable Arrays. Poster presentation at Demo Night at the IEEE International Conference on Reconfigurable Computing and FPGAs (ReConFig), Cancun, Mexico, MX.

Zuletzt aktualisiert 2018-12-09 um 11:13